聚焦PLP與3D整合先進封裝　科林研發深化對台灣在地客戶技術支援

飛速發展的AI應用持續推升晶片的運算密度、記憶體頻寬及資料傳輸需求，半導體先進封裝也從過去延續摩爾定律（Moore’s Law）的輔助方案，逐漸成為決定AI系統效能、功耗與量產成本的關鍵技術。

在SEMICON Taiwan 2026期間舉行的媒體說明會上，科林研發（Lam Research）企業策略暨先進封裝資深副總裁Audrey Charles就表示，AI帶來的需求並非短期循環，而是結構性的技術轉變。過去業者可能以兩年為產品更新週期，如今已縮短至一年一次產品更新，甚至朝向一年兩次產品更新的趨勢發展。面對更快的創新速度，晶片微縮仍會持續，但系統擴展已不能只依賴電晶體尺寸縮小，而必須結合3D整合、HBM、混合鍵合及2.5D封裝等技術，從整體系統層級提升運算密度、記憶體頻寬與能源效率。

她指出，當前AI運算面臨的主要瓶頸，包括如何在有限空間內提高運算密度、加快資料進出處理器與記憶體的速度、降低整體功耗，以及處理高功率晶片衍生的散熱問題。隨著GPU、CPU、xPUs、3D邏輯晶片、HBM，以及共同封裝光學（CPO）元件被整合至中介層（interposer），再連接至封裝基板，晶片之間需要建立數量更多、尺寸更小且密度更高的互連。這些結構必須仰賴矽穿孔（TSV）、混合鍵合、微凸塊及2.5/3D封裝等技術，任何一個製程步驟的偏差，都可能影響封裝效能與最終良率。

對此Charles強調，克服先進封裝帶來的挑戰並沒有單一解決方法，而是系統層級的整合與最佳化問題。從沉積薄膜、蝕刻高深寬比結構，到利用電化學沉積填入銅等金屬，再到光阻去除與濕式清洗，每個步驟都必須相互配合。科林研發可將過去超過40年累積於晶圓前段製程的蝕刻、沉積與清洗技術，延伸至晶圓級和面板級封裝，支援TSV、重布線層（RDL）、微凸塊、混合鍵合及其他高密度互連結構。

她進一步表示，科林研發的優勢不只在於提供個別設備，而是產品組合能涵蓋AI封裝製程中的多個關鍵節點。透過對蝕刻、沉積、金屬填充與濕式製程之間交互影響的理解，設備商可與客戶共同調整製程參數，改善薄膜均勻度、互連完整性與缺陷控制，協助新一代封裝架構更快由技術開發進入量產。這項跨製程整合能力，也成為科林研發因應3D晶片堆疊、HBM與大型面板級封裝（Panel-Level Packaging，PLP）等新一代技術挑戰的主要佈局。