近距離解析：台積電SoW-X系統級晶圓與COUPE光電封裝

imec ITF Taiwan 2026技術論壇，持續邀請重量級的合作夥伴台積電（TSMC）登台分享最新的技術進展。今年由台積先進封裝技術發展副總經理徐國晉（KC Hsu）擔任講者，發表「異質整合驅動AI運算微縮（Heterogeneous Integration for AI Compute Scaling）」的主題講演，說明台積電如何透過先進封裝、晶圓級系統（SoW）、COUPE平台、以及系統級技術協同最佳化（STCO），突破次世代半導體製程，滿足AI應用不斷高漲的超高算力需求。

本文擷取此講演的內容，加以更清晰易懂的圖表呈現，讓相關產業人士可以進一步了解台積電目前的晶圓製造技術藍圖，同時也洞悉整個半導體產業鏈的發展。

首先，未來的晶圓製造將是「電晶體微縮與異質整合雙軌並進」。而台積自身的技術時程則包含：System-on-Wafer（TSMC-SoW）將於2028年正式量產整合HBM的SoW-X版本； TSMC-COUPE平台將於2026年量產全球首顆200Gbps微環形調變器（Micro-Ring Modulator，MRM），並於2030年把頻寬密度提升至4Tbps/mm；CPO技術將資料傳輸能耗由銅線的大於30pJ/bit降至2pJ/bit以下；針對HBM4世代邏輯基底晶片的熱耦合，提出三大STCO解方；最後更攜手EDA業者全面跨入代理式AI設計流程。

TSMC-SoW系統級晶圓整合HBM

目前微影設備的光罩極限（Reticle Limit，曝光面積上限約為858mm²）。即便最頂尖的CoWoS-L封裝已能藉由拼接技術達成3.3倍乃至5.5倍光罩面積的大中介層，但面對兆級參數模型龐大的KV Cache與低延遲通訊需求，單一封裝內的算力與記憶體容量仍顯捉襟見肘。

台積電提出的TSMC-SoW，可將整片300mm晶圓直接打造成單一超大型運算實體，實現超越光罩極限40倍以上的巨型面積整合。

從底層技術架構觀察，SoW並非單純的超大晶片製造，而是槓桿了CoWoS-L封裝技術體系，包含：

• 局部矽互連（LSI，Local Silicon Interconnect）與嵌入式深溝槽電容（eDTC）：在晶粒（Die）相鄰邊界嵌入LSI微型矽橋接晶粒，提供高密度、微米級間距的晶粒互連線路；同時大量整合高容值密度的eDTC。
• 無基板高速重佈線層（Substrate-less high speed RDLs）：傳統巨型封裝最主要的挑戰在於有機ABF載板因熱膨脹係數不匹配所引發的嚴重翹曲（Warpage）與良率崩跌。台積電透過無基板技術，直接在重佈線層上建構超高速信號通道，去除大型載板的寄生電容效應與物理應力限制。